TSMC 3나노 공정, 부진한 SRAM 스케일링은 더 비싼 CPU와 GPU를 의미

 

- WikiChip의 보도에 따르면, TSMC의 SRAM 스케일링이 크게 둔화되었다고 함. TSMC의 3나노급 공정에서 로직 서킷의 스케일링은 잘 진행되었지만, SRAM 셀은 목표에 뒤처져 거의 변화가 없는 상태. 이는 미래 CPU, GPU, SoC에 큰 문제인데, 느려진 SRAM 셀 면적 축소로 인해 비용 상승 가능성이 크기 때문

- TSMC가 올해 초 N3 공정을 공식 소개했을 때, 새로운 공정은 N5(5나노급) 공정과 비교해 로직 밀도가 1.6~1.7배 향상된다고 발표. 하지만 TSMC가 밝히지 않은 사실은 신공정의 SRAM 셀이 N5와 비교해 거의 축소되지 않았다는 점으로, WikiChip은 이 정보를 TSMC가 IEDM(International Electron Devices Meeting)에서 공개한 페이퍼에서 확인

- TSMC N3 공정의 SRAM bitcell 크기는 0.0199µm^²로, N5의 0.021 µm^²와 비교해 축소 폭이 약 5% 정도에 불과. 개조 공정인 N3E에서는 상황이 더 나쁜데, 여기서는 0.021 µm^² SRAM bitcell(대략 31.8 Mib/mm^²로 해석 가능)로 N5와 비교해 축소가 전혀 이뤄지지 않음

- 한편, 인텔의 인텔 4(원래 7nm EUV로 불리던 공정)는 SRAM bitcell 크기를 인텔 7(10나노 인핸스드 슈퍼핀)의 0.0312µm^²에서 0.024µm^²로 축소. 이는 대략 27.8 Mib/mm^²로 TSMC보다 약간 뒤처지는 수준

- 현대 CPU, GPU, SoC는 다양한 캐시 목적으로 수많은 SRAM을 사용. 특히 AI 및 머신러닝 작업에 중요. 하지만 범용 프로세서, 그래픽 칩, 스마트폰용 AP도 대용량의 캐시를 채택하고 있음. AMD의 라이젠 9 7950X는 총 81MB의 캐시를 가지고 있고, 엔비디아의 AD102는 최소 123MB의 SRAM을 다양한 캐시로 사용함

- 앞으로, 캐시와 SRAM의 필요성은 증가하기만 하는데, N3와 N3E 공정으로는 SRAM이 점유하는 다이 면적을 줄이고 N5 대비 비싼 신공정 비용을 완화할 방법이 없음. 또한 로직 셀과 마찬가지로, SRAM 셀도 결함에 민감함. 어느 정도까지는 칩 설계자들이 넓은 SRAM 셀 면적의 문제를 N3의 FinFlex 혁신(블록에서 다양한 FinFET를 섞고 결합해 성능, 전력, 면적 최적화를 이루는 기술)으로 완화할 수 있겠지만, 이 기술이 얼마나 효과가 있을 지는 아직은 미지수

- TSMC는 N5와 비교해 SRAM bitcell 면적을 줄인 N3S 공정을 계획 중이지만, 이는 2024년 경으로 일정이 잡혀 있고 이 공정이 AMD, 애플, 엔비디아, 퀄컴 등이 설계한 칩에 충분한 성능을 내줄지도 알 수 없음

- 둔화되는 SRAM 면적 축소 추세를 비용 관점에서 완화하는 한 가지 방법은 멀티 칩렛 디자인으로 나아가 대형 캐시를 저렴한 공정으로 제작된 별도 다이들로 분리하는 방안. 이는 AMD의 3D V-캐시와 비슷한 방식(이유가 약간 다르긴 하지만). 다른 방법으로는 eDRAM이나 FeRAM 같은 대안 메모리 기술을 캐시로 이용하는 것이지만, 이들은 별도의 고유 문제점이 있음

- 어떻든 간에, FinFET 기반의 3나노 공정에서 둔화되는 SRAM 스케일링이 앞으로 칩 설계자들에게 큰 도전과제가 될 것으로 보임

 

https://www.tomshardware.com/news/no-sram-scaling-implies-on-more-expensive-cpus-and-gpus